- La modernisation des infrastructures de calcul intensif et des centres de données destinés à l’intelligence artificielle impose une évolution des standards de communication.
- Pour répondre à ces exigences, Keysight Technologies a annoncé l’extension de son offre de mesure avec une solution dédiée au test des récepteurs (RX) pour la norme PCIe 7.0. Ce service vise à valider l’intégrité des signaux à une vitesse de transfert de 128 GT/s.
Le passage à la spécification PCIe 7.0 réduit les marges de manœuvre des ingénieurs en raison de la complexité des signaux à très haute fréquence. À des débit de transmission de données atteignant 128 GT/s, l’étalonnage des signaux de contrainte (« stress signals ») devient une étape critique pour garantir l’interopérabilité des composants. La validation des récepteurs consiste à vérifier la capacité d’un circuit intégré spécifique (ASIC) à interpréter correctement des données malgré les perturbations et les pertes de signal inhérentes aux circuits imprimés.
Architecture de la solution matérielle et logicielle
La solution proposée par Keysight repose sur une combinaison d’instruments de mesure et d’outils d’automatisation logicielle. Le dispositif matériel s’appuie sur le testeur de taux d’erreur binaire (BERT) de la gamme M8050A, complété par le générateur de motifs de la famille M8042A (opérant à 120 GBaud) et l’analyseur d’erreurs de la série M8043A. Cet ensemble permet de générer des flux de données précis pour analyser la réponse des ASIC sous contrainte.
Sur le plan logiciel, l’application N5991PB7A automatise le contrôle et l’étalonnage des signaux. Cette couche logicielle réduit les configurations manuelles nécessaires pour établir les tests de résistance, ce qui permet d’obtenir des résultats de caractérisation plus répétables. Le système est conçu pour fonctionner en mode d’horloge commune, une configuration standard dans les architectures PCIe.
Objectifs opérationnels et conformité
L’intégration de ces capacités de test RX complète les solutions déjà existantes pour les émetteurs (TX), offrant ainsi une couverture de validation de bout en bout pour la couche physique PCIe 7.0. L’objectif est de détecter les éventuelles faiblesses de conception dès le début du cycle de développement des ASIC, limitant ainsi le besoin de modifications coûteuses en fin de projet.
En automatisant les flux de travail, la solution permet aux développeurs de se conformer aux exigences de la spécification PCIe 7.0 tout en accélérant les phases de mise en service des récepteurs.
