- Teradyne et Tokyo Electron ont développé une solution de test intégrée dédiée au screening selon la méthodologie KGD (Known Good Device) des composants microélectroniques.
- Cette cellule de test cible la production de puces pour l’intelligence artificielle (IA) et les centres de données.
L’évolution de la microélectronique vers des architectures à base de chiplets implique l’intégration de plusieurs puces (ou dies) au sein d’un même boîtier (ou package) en configuration 2,5D ou 3D. Dans ce type d’assemblage complexe, la défaillance d’un seul composant individuel entraîne le rejet de l’ensemble de la structure. Le procédé de screening KGD intervient donc en amont de l’encapsulation définitive pour vérifier la viabilité de chaque puce individuelle, afin de sécuriser le rendement final et de stabiliser les volumes de production de grande série.
Intégration matérielle et gestion thermique
La cellule de test proposée combine deux équipements industriels : la plateforme de test automatisé UltraFLEXplus de Teradyne et le système de positionnement sous pointes (ou prober) Prexa SDP (Singulated Device Prober) de Tokyo Electron.
Au cours du cycle de contrôle, les instruments de Teradyne exécutent les séquences de test de performance numérique tandis que le système de Tokyo Electron assure la manipulation physique des composants, le contrôle de la température et la dissipation thermique requise par les processeurs de dernière génération. L’architecture de la cellule repose sur un modèle d’écosystème ouvert, ce qui permet aux fonderies, aux entreprises de conception sans usine (fabless) et aux prestataires d’assemblage et de test (OSAT) d’adapter des cartes de test, des manipulateurs ou des technologies d’interface tierces.
Disponibilité commerciale
D’après Shannon Poulin, président du groupe de test de semi-conducteurs chez Teradyne, le couplage de ces deux matériels apporte une solution directement applicable aux lignes de production pour traiter les contraintes de densité de puissance et de régulation thermique imposées par les circuits logiques actuels. Cette solution conjointe est d’ores et déjà disponible sur le marché pour l’évaluation des puces individuelles avant leur intégration dans les boîtiers complexes.
